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说说FPGA设计中不建议使用的电路2021-02-16 00:04

本文摘要:1、不建议用以人组逻辑性时钟或自动门时钟。人组逻辑性和自动门时钟很更非常容易造成毛边,用工组逻辑性的键入做为时钟很更非常容易使系统软件造成错误操作。2、不建议用以行波时钟。 行波记数器尽管基本原理比较简单,设计方案便捷,但级连时钟(行波时钟)最更非常容易造成 时钟误差(△T),等比级数多了,很可能会危害其操控的触发器的建立/保持時间,使设计方案可玩度扩大。

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1、不建议用以人组逻辑性时钟或自动门时钟。人组逻辑性和自动门时钟很更非常容易造成毛边,用工组逻辑性的键入做为时钟很更非常容易使系统软件造成错误操作。2、不建议用以行波时钟。

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行波记数器尽管基本原理比较简单,设计方案便捷,但级连时钟(行波时钟)最更非常容易造成 时钟误差(△T),等比级数多了,很可能会危害其操控的触发器的建立/保持時间,使设计方案可玩度扩大。转换的方式是应用即时记数器,即时电子计数器用电路原理图描述有可能较难,但用HDL語言很比较简单就可以描述一个4位电子计数器。3、尽量避免应用好几个时钟,多用以触发器的也就能端来解决困难。在可编程逻辑器件设计方案时,因为时钟建立不可尽量避免应用多时钟互联网,或是应用必需的对策提升时钟的数量,用以頻率较低的时钟尽量改动防止。

4、触发器的置/废黜尾端尽量避免经常会出现毛边,及自身废黜电源电路等,最烂要用一个全局性废黜数据信号。5、电源电路中尽量避免“无限循环”电源电路,如RS触发器等。6、限令时钟在各有不同可编程控制器器件初级连,尽量减少时钟到每个器件时钟误差值。


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